行业领域：科学研究和技术服务业 —— 研究和试验发展

专利信息： 非专利技术

成熟度： 正在研发

技术合作方式： 其他

技术推广方式： 正在技术推广

技术交易价格： 面议

联系人：吴桂芳

联系方式：18367691165

技术成果发布数：46

邮箱：764050953@qq.com

成果内容简介

锁相环（Phase-Locked Loop，PLL)作为提供时钟和频率基准的关键模块，是用做视频采集、高速数据传输、数字信号处理、无线通讯等领域高性能SoC 和FPGA芯片的关键知识产权（Intellectual Property，IP)核。随着通信系统和大规模数字信号处理技术的发展，对高性能锁相环的需求量越来越大。
国内对锁相环路电路特别是其IP核技术研宄较为落后，目前有能力提供锁 相环IP核的单位主要集中在中芯国际、上海宏利、华虹NEC等工艺线厂商与极 少数的几家第三方IP提供商。工艺线厂商的IP核性能指标一般都无法满足超高速低抖动的要求，而第三方IP提供商的高性能PLL硬IP价格又非常昂贵。北京大学微电子学院研宄和开发的基于先进CMOS工艺系列锁相环（PLL)硬IP具 有很好的市场前景。